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    摘要模数转换器(ADC)作为模拟电路和数字电路之间的转换电路，是众多电子类产品的重要模块。随着视频、通讯等技术的迅速发展，高速、中分辨率ADC的需求日益增长。比较器作为ADC的关键模块，其速度、功耗等性能对整个转换电路的速度和功耗都有着至关重要的影响。
    本论文基于预放大再生理论，采用SMIC 1.2V 0.065μm CMOS工艺，设计了一种适用于SAR ADC的高速低功耗比较器电路，并进行了版图设计。该比较器由前置预放大级、锁存级和输出级构成。前置放大器的引入提高了比较器的速度，并降低了锁存器的失调电压。同时采用均衡补偿技术，有效地抑制了回馈噪声。
    电路的仿真均是在Cadence环境中进行。仿真结果显示，在 1.2V电源电压条件下，当时钟频率为1GHz时，比较器功耗为0.3936mW，失调电压在-0.3mV到0.1mV之间。比较器能够满足SAR ADC的性能要求。8668
    关键词  CMOS比较器  预放大  正反馈锁存器  回馈噪声
    毕业设计说明书（论文）外文摘要
    Title  Design of high speed low power comparator for ADCs
    Abstract
    Analog-to-digital converters (ADCs) are important building blocks in many electronic products. The requirements for high-speed, medium-resolution ADC keep growing with the rapid development of video and communication technology. The speed and power consumption of the ADC is critically affected by the speed, power consumption and other properties of the comparator, which is a key module of the ADC.
    The thesis is based on pre-amplification and regeneration theories. The high speed low power comparator is designed for SAR ADCs. And it's designed in the SMIC 0.065μm CMOS process with a supply voltage of 1.2V. The comparator is formed with a pre-amplifier stage, a latch stage and an output stage. The speed is improved and the offset voltage is reduced both by the pre-amplifier, and the kickback noise is inhibited by the neutralization technique.
    The simulation results are derived using Cadence environment. The results show that the comparator has power consumption of 0.3936mW and offset voltage from -0.3mV to 0.1mV for the supply voltage of 1.2V and the clock frequency of 1GHz. It fulfills all the performance requirements of the SAR ADC.
    Keywords  CMOS comparator  pre-amplification  positive-feedback latch  feedback noise
     目   次
    1  引言    1
    1.1  研究背景和意义    1
    1.2  比较器的发展历史及研究现状    1
    1.3  本文的组织结构    2
    2  比较器性能结构概述    4
    2.1  比较器的性能参数分析    5
    2.2  比较器电路结构及分类    8
    3  比较器的改进方案    16
    3.1  前置放大器的引入    16
    3.2  比较器失调电压的消除    17
    3.3  不同类型锁存器的比较    20
    3.4  比较器回馈噪声的衰减    24
    4  低回馈噪声动态比较器的设计    29
    4.1  前置放大器的设计    29
    4.2  动态锁存放大级的设计    31
    4.3  比较器整体电路    33
    4.4  比较器电路的功能仿真    33
    4.5  比较器的版图    37
    结论    39
    致谢    40
    参考文献    41
    1  引言
    1.1  研究背景和意义
    随着超大规模集成电路（VLSI）技术的发展，晶体管的尺寸越来越小，单芯片的集成度越来越高。随着通信和多媒体市场的快速增长，数字化成为一种趋势，数字信号处理技术广泛地应用于各个领域。数字电路成本低、面积小、功耗低，而且采用数字信号处理技术能够方便地实现各种先进的自适应算法，完成模拟电路无法实现的功能。因此，越来越多的模拟信号处理正在被数字技术所取代。
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