基于FPGA实现高速数据采集系统逻辑设计+电路图+程序(4)

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（3）乒乓FIFO读时钟：100M时钟，由时钟通过由核两倍频产生；

（4）处理后数据输出缓存写时钟：100M时钟。

此部分需要建立一个能产生100M时钟信号的模块。EP3C25F256I7芯片最多可提供个锁相环( )，可以实现时钟的高精度且低抖动的倍频、分频、占空比可控等功能。本设计使用的PLL IP核是在QuartusⅡ软件中的MegaWizard Plug-In Manager中配置出的。主要的参数设置有输入时钟、输出时钟、占空比50%。