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    摘要：本论文根据计算机系统使用的现状应用了基于现场可编程门阵列的Cyclic Reduundancy Checkb并进行处理算法。采用VHSIC Hardware Decription Language语言来实现用形式化方法来描述硬件系统的方法，实现了Cyclic Reduundancy Checkb编码技术的模块的生成和校验流程。通过仿真系统对程序进行了最后的校验工作，通过测试我们证明了该校验方法所得出的结果和我们在系统设计时的预期是相互吻合的。该篇文章介绍了Cyclic Reduundancy Checkb的编码过程，原来及现场可编程门阵列技术方法以及VHSIC Hardware Decription Language语言的内容，基于上述的前期工作准备的基层上也对QuartusⅡ8.0中利用VHDL语言实现CRC的过程进行了详细的介绍。40791
    毕业论文关键词：编码技术；VHSIC Hardware Decription Language；现场可编程门阵列  通信系统
    Cyclic redundancy check the FPGA design of the algorithm
    Abstract:In this paper, the use of a computer system according to the status of the application based on Field Programmable Gate Array Cyclic Reduundancy Checkb and processing algorithms. VHSIC Hardware Decription Language use language to use formal methods to describe hardware systems approach to achieve the generation and verification process Cyclic Reduundancy Checkb coding technology modules. The simulation system program for the final validation work, we demonstrate by testing the results of the verification method and expected results of our system design are mutually consistent. The article describes the coding process Cyclic Reduundancy Checkb, the original and field-programmable gate array technology methods and content VHSIC Hardware Decription Language language, but also on the use of VHDL language QuartusⅡ8.0 CRC based on the above-mentioned preliminary work to prepare grassroots the process was described in detail.
    Key words：Coding;VHSIC Hardware Decription Language ;Field programmable gate array        Communication  Systems
    目  录
    摘要    1
    引言    2
    1.绪论     2
    1.1 课题研究背景和意义    2
    1.2 课题研究现状    3
    1.3 论文设计    3
    2.CRC校验原理    3
    2.1 总论    3
    2.2 CRC计算方法    4
    2.3 系统设计中的CRC-5算法    6
    3. FPGA和VHDL语言    7
    3.1 概述    7
    3.2 介绍现场可编程门阵列    7
    3.2.1 FPGA中的优点    7
    3.2.2 FPGA工作原理    8
    3.2.3 FPGA芯片结构    9
    3.2.4 FPGA设计的注意事项    9
    3.2.5 I/O信号分配    10
    3.2.6 FPGA的应用    11
    3.3 VHDL语言特点    11
    3.3.1 常用硬件描述语言简介    11
    3.3.2 VHDL的优点    12
    3.3.3 VHDL程序的基本结构    12
    3.3.4VHDL语言    13
    3.4 Quartus II    13
    3.4.1 简介    13
    3.4.2功能    13
     
    4.程序设计及结果分析    14
    4.1 设计方案论证    14
    4.2 生成模块设计    14
    4.2.1 设计原理    14
    4.2.2 仿真波形    15
    4.3 校验模块设计    15
    4.3.1 设计原理    15
    4.3.2 仿真波形    16
    4.4 顶层设计    16
    4.4.1 设计原理    16
    4.4.2 顶层图设计方案    17
    5. 结束语    17
    附录    20
    附录1：生成模块程序    20
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