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Verilog HDL最初仅是作为仿真器的内部语言，用于数字逻辑的建模、仿真和验证，并不是一种真正意义上的硬件语言。随着EDA技术的不断深入开发研究，Verilog HDL才逐步成为基层电路建模和设计中最为主流的硬件描述语言之一。
Verilog HDL编程风格与C语言十分相近。因此，Verilog从表述形式上来看，其代码显得简明扼要，使用也非常灵活方便。 Verilog拥有非常强大的电路描述和建模能力，设计效率很高，可靠性也很强[10]。此外，Verilog支持各种模式的设计方法，包括自顶向下、自底向上以及混合的方法，很能适应当今电子产品生命周期短，需要多次重新设计来融入新技术、新工艺的大趋势。
Verilog HDL的特点是：
（1） 按照设计者的目的，可以划分成面向仿真和面向综合两大类，而可综合的Verilog程序能够分别面向FPGA和ASIC两个不同的领域；
（2） 能够在多个层次上系统进行描述，对开关级、门级、寄存器传输级至行为级都可以加以灵活准确的描述；
（3） 电路描述语句风格灵活多变。
2.3 ISE软件简介
ISE软件的全称为Integrated Software Environment，即“集成软件环境”。ISE将先进的EDA技术与具备灵活性、易使用性的图形界面紧密结合在一起，从而达到最佳的硬件设计。
下面主要介绍基于ISE的FPGA开发流程以及开发过程的各个阶段中所要用到的工具软件。
基于ISE的开发设计流程一般可分为如下五个步骤：输入（Design Entry）、综合（Synthesis）、实现(Implementation)、验证（Verification）、下载（Download）[11]。
(1)图像、文本输入
图形、文本输入包括：原理图、状态机、波形图、硬件描述语言（HDL）。ISE所集成的设计工具主要包括：HDL编辑器（HDL Editor）、IP核生成器（CoreGenerator）、状态机编辑器（StateCAD）、原理图编辑器（ECS）和测试激励生成器（HDL Bencher）等。
硬件描述语言（HDL）和原理图设计输入是最常使用的设计输入方法。原理图输入利用元件库中的图形符号和连接线在软件图形编辑器中作出相应的原理图。ISE中涵盖了各种包含电路元件的元件库，其中包括各种门电路、计数器、触发器、锁存器以及各种功能性较强的宏模块。这种方法的优点是直观、便于理解。然而，在大中型设计中，这种方法的可文护性差，不利于模块建设与重用，这是原理图设计输入的一个致命缺点。更严重的问题是：当设计者选用的芯片更新换代之后，所有的原理图都要做出相应的大改动，所以在实际操作中一般不使用这种方法。目前，在ISE中以硬件描述语言(HDL)设计输入法为主。这种方法有利于自顶向下设计，以及模块的划分与复用，通用性强，可移植性好，程序设计不因芯片的变化而变化，并且有利于向专用集成电路的移植[14]。
(2)综合
所谓“综合”就是是将行为和功能层次表达的电子系统转化为低层次的模块组合。在ISE 13.1中，综合工具主要有Xilinx ISE 中的XST、Synopsys公司的FPGA Compiler II/ Express、Synplicity公司的Synplify/Synplify Pro等。综合工具能够将HDL语言、原理图等设计输入翻译成基本逻辑单元所组成的网表，并根据要求优化所形成的逻辑连接，供布局布线器进行实现。
(3)实现
“实现”就是根据设计者在建立工程时所选的芯片型号将综合输出的逻辑网表适配到具体器件上的过程。在Xilinx ISE中，实现过程分为3个步骤：翻译（Translate）、映射（Map）、布局布线（Place & Route）。
ISE 13.1上集成的实现工具主要有约束编辑器（Constraints Editor）、时序分析器（Timing Analyzer）、FPGA底层编辑器（FPGA Editor）、芯片观察窗（Chip Viewer）、布局规划器（Floorplanner）、引脚与区域约束编辑器（PACE）等。
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