VHDL基于FPGA的串行通信系统研究+程序(3)

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由于集成电路的广泛应用，半导体厂商已不完全独立承担设计与制造集成电路的工作。系统设计师们更倾向于用自己设计的专用集成电路芯片，而且要求ASIC的设计周期尽可能变短，最好是在现场就能设计出自己需要的ASIC芯片，并且能够马上投入到实际的应用之中，所以基于以上的现实，可编程逻辑器件正处于快速发展的时期。如今FPGA/CPLD规模变大，成本变低。高性价比使得可编程器件在硬件设计方面承担着日趋重要的角色。低端的CPLD已逐步替代74系列等传统的数字元件，高端的FPGA也在不停地侵蚀ASIC的市场份额，值得一提的是现今的大规模FPGA大都支持可编程片上系统，与CPU的有机结合使得FPGA已经不单纯是传统的硬件电路设计方式，而是逐步上升为系统实现工具。

因此，我们可以得出结论，随着集成电路特别是可编程逻辑器件FPGA的迅猛发展，让实现串行通信变得更加快速和有效。

1.2 课题研究现状

1.3 本文的研究内容和步骤

本课题的主要内容就是要用VHDL语言实现一个通用异步收发器UART，首先根据通用异步收发器的具体性能与要求将UART分为几个模块的合成，采用Top-Down的层次化设计方法和硬件描述语言(VHDL)来编写内部的逻辑功能模块，然后运用Quartus II的综合工具以及Quartus II的仿真工具中对其进行综合优化以及仿真验证，最后下载到实物开发板上进行调试，实现串行通信。

主要的研究内容有如下几点：论文网

第一步：熟悉FPGA的设计开发流程以及通用异步收发器(UART)的各个子模块的功能，掌握各个模块之间的联系与工作流程，熟悉UART通信协议(RS-232协议)。

第二步：用VHDL语言编写通用异步收发器内部的各个子模块以及顶层模块的程序代码。

第三步：在Quartus II集成的软件开发环境中对其进行逻辑综合、仿真验证、布局布线、以及最后的硬件实现。

1.4 小结

本章首先介绍了此课题的研究背景和实现基础，然后阐述了该课题的研究现状，进行举例并阐明优缺点，然后给出本课题的研究的主要内容和实现步骤。

2 课题研究的技术支持和设计方法

2.1 课题研究的技术支持

2.1.1 UART芯片的性能指标

自第一个大规模集成电路芯片发明以后，在上世纪70年代UART就得到了广泛的应用，经过几十年的发展，UART芯片的管脚名称、管脚功能以及整体的操作模式几乎没有太大的改变。现在的一些基于CMOS工艺的UART芯片诸如NSl6650的原型可以追溯到早期的一些经典接口器件像Intel8250 。这些年来因一些高速Modem以及一些软件(例如Laplink)要求更高速的数据传输速率， UART内部的基本构架已经得到了扩展。

衡量UART的性能指标主要有：主机接口性能、数据缓冲寄存器的深度、波特率等等。在主机接口方面，被称为VLIO(可变延迟I/O)的新型接口现在得到了采用，此外新一代1.8V UART设计成可以与总线无缝连接。现代工艺的进一步发展推动了新一代具有灵活性主机接口的高性能UART的出现，这些UART工作在低电压低功耗下，能够提供较高的数据传输速率来满足蓝牙EDR等新连接标准的要求。UART传输数据所需的CPU开销直接受UART内部的FIFO深度影响，FIFO的深度越深，每次中断时就可以传输更多数据，这大大提高了数据的吞吐量[5]，从而减少CPU的开销，提高了系统的运行效率。因此对UART性能方面的提高主要是对数据缓冲寄存器方面进一步的优化。接下来UART芯片的发展将会以智能化通信协调处理器的形式出现，这类设备已经在一些PC机的插件上应用了[6]。