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摘要基于 Viterbi 译码 算法的卷积码纠错技术作为 信道 差错控制编码的热门技术之一 ， 已经在现代 无线通信系统数字基带处理中得到了广泛的应用 。 自从其 与 195 5年由 Elias 等提出以来，卷积码编码以及相关译码技术便得到相关专家越来越多的重视与改进。在当今 GSM 、 CDMA 以及 IS-95 等无线通信标准中，卷积码都得到了广泛的应用。从信道编码的基本概念着手，基于对卷积码编码以及实践应用最广泛的译码方式之一 Viterbi 算法的理论理解与分析，我们建立了所需要的基本理论认识与实现框架。在此基础上，利用 Matlab 完成了编译码算法的仿真，并基于 FPGA 平台创造性的使 用 Verilog HD L 以 及 Quartu s 自 带 I P 核完成编译码的硬件时序仿真 。在对比软硬件仿真结果并综合文献查阅之后，给出了结果分析与 Viterbi 译码算法特性分析。本文所设计的卷积码编译码器无论在算法上还是在实践上都具有一定的创新性与普适性，调试结果证明该设计在功能上的准确性，可以为相关研究提供一定借鉴。61011
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毕业论文关键词 卷积码 Viterbi 译码 Matlab FPGA
Title Title Title Title Decoding technology of convolutional code based onFPGAAbstract Abstract Abstract AbstractThe error-correcting technique of convolutional code based on Viterbialgorithm has been widely applied in modern wireless communication systemsas a hot error control coding technology. Since put forward by Elias in1995, convolutional coding and relavant decoding algorithm have been aunder limelight in the research and development, and gained more and moreapplication in the field such as GSM, CDMA and IS-95.This paper, from the basic knowledge of channel coding as ground up, andbased on the rudimentary theory of convolutional coding and Viterbidecoding(which is mostly widely used), build the fundation of epistemicstructure of the project. Then this paper simulate the algorithm usingMatlab, and applied that on FPGA platform using Verilog HDL and IP core.Thereafter, analysis of results and characters of Viterbi algorithm havebeen proposed.The design of this paper combined innovation and universality both intheory and practice, which can be used as reference for the relavantresearch.
Keywords convolutional code Viterbi algorithm Matlab FPGA
目次
1 ．绪论 · 1
1.1 数字通信系统介绍 · 1
1.2 信道编码介绍 2
1.3 卷积码的发展简介 3
1.4 本文的章节安排 4
2. 卷积码编译码原理 · 5
2.1 卷积码编码 5
2.2 卷积码 Viterbi 解码 8
2.2.1 网格图的表示方法 ·· 9
2.2.2 Viterbi 译码算法的具体步骤 1 0
2.3 小结 ·· 1 4
3 ．卷积码编码的 MATLAB 仿真 · 1 5
3.1 软件仿真环境： MATLAB ·· 1 5
3.2 卷积码编码器仿真 ·· 1 6
3.3 Viterbi 解码器仿真程序 1 8
4. 卷积码编解码的 FPGA 实现 · 2 3
4.1 硬件实现环境： FPGA 及 Quartus II 设计流程 2 3
4.1.1 FPGA 发展历程 ·· 2 3
4.1.2 FPGA 基本原理与结构 ·· 2 3
4.1.3 FPGA 设计流程 ·· 2 5
4.1.4 Quartus II 设计流程 ·· 2 7
4.1.5 小结 ·· 2 9
4.2 卷积码编码器的 FPGA 实现 2 9
4.3 基于 IP 核的卷积码 Viterbi 解码部分 FPGA 实现 ·· 3 7
4.3.1 IP 核基本概念 ·· 3 7
4.3.2 Viterbi 译码器 IP 核的设置 · 3 8
5. 结果分析 ·· 4 8
5.1 输出结果方差、标准差的分析 ·· 4 8
5.2 Viterbi 解码特性的分析 5 0
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