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由于 VHDL 语言是一种功能强大，且涉及范围广的标准硬件描述语言，能用于描述、模拟、综合、优化和布线，因此它可以方便设计人员之间进行交流和共享设计成果，从而减小硬件电路设计和制作的工作量，缩短开发周期，提高效率。
用VHDL/VerilogHD语言开发PLD/FPGA的流程为：
（1）文本编辑；
（2）功能仿真；
（3）逻辑综合；
（4）布局布线；
（5）时序仿真；
（6）编程下载。
3.3 系统工作过程
系统正常运转时，对手动发送的摩尔斯码进行编码操作，点对应低电平，划对应高电平，而实际执行时，将以时间作为分割，点的时间定义为0.15s，划的时间定义为0.45s ，将需发送的十进制数进行编码，通过连接线发送至接收端进行译码操作，然后将译码结果显示至译码管，除显示单个码元的译码结果外，设计数据循环缓存，使得能循环记录最近接收的五个码元进行解码。设计并逐步改善发声模块，以便于在发送摩尔斯码的同时，也能“身临其境”的感受到整个编解码过程，并不断提升自我的发码效率与准确率。